vestifmИзвестия Национальной академии наук Беларуси. Серия физико-математических наукProceedings of the National Academy of Sciences of Belarus. Physics and Mathematics Series1561-24302524-2415The Republican Unitary Enterprise Publishing House "Belaruskaya Navuka"vestifm-89Research ArticleИНФОРМАТИКАINFORMATICSОПТИМИЗАЦИЯ МНОГОУРОВНЕВЫХ ПРЕДСТАВЛЕНИЙ ЛОГИЧЕСКИХ СХЕМ ДЛЯ СОКРАЩЕНИЯ ПЛОЩАДИ КРИСТАЛЛА СБИС И ЭНЕРГОПОТРЕБЛЕНИЯOPTIMIZATION OF MULTI-LEVEL REPRESENTATIONS OF LOGIC CIRCUITS TO REDUCE A VLSI CHIPAREA AND POWER CONSUMPTIONКириенкоН. А.KirienkoN. A.ЧеремисиновД. И.CheremisinovD. I.ЧеремисиноваЛ. Д.CheremisinovaL. D.Объединенный институт проблем информатики НАН Беларуси, МинскUnited Institute of Informatics Problems of the NAS of Belarus, Minsk20151805201602103111Copyright © Кириенко Н.А., Черемисинов Д.И., Черемисинова Л.Д., 20162016Кириенко Н.А., Черемисинов Д.И., Черемисинова Л.Д.Kirienko N.A., Cheremisinov D.I., Cheremisinova L.D.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://vestifm.belnauka.by/jour/article/view/89

Рассматривается задача оптимизации многоуровневых представлений логических схем с учетом двух основных характеристик КМОП-микросхем при реализации на кристалле СБИС: площади и среднего значения рассеиваемой мощности. Приводятся результаты сравнительного исследования двух подходов к построению многоуровневой логической схемы из вентилей, предназначенной для покрытия элементами КМОП библиотеки. 

The problem of optimization of multi-level representations of logic circuits taking into account two main characteristics of CMOS circuits (area and average dissipated power value) is developed. The results of a comparative study of two approaches to the construction of multi-level logic circuits design on the base of gates are presented. Such multi-level logic circuits are intended to cover a CMOS library with elements.

ReferencesBenini L., De Micheli G. // Logic Synthesis and Verification. 2002. P. 197–223.Benini L., De Micheli G. // Logic Synthesis and Verification. 2002. P. 197–223.Brayton B. R., Hachtel G. D., Sangiovanni-Vincentelli A. L. // Proc. of the IEEE. 1990. Vol. 78, N 2. P. 264–300.Brayton B. R., Hachtel G. D., Sangiovanni-Vincentelli A. L. // Proc. of the IEEE. 1990. Vol. 78, N 2. P. 264–300.Рабаи Ж. М., Чандракасан А., Николич Б. Цифровые интегральные схемы. Методология проектирования. М., 2007.Рабаи Ж. М., Чандракасан А., Николич Б. Цифровые интегральные схемы. Методология проектирования. М., 2007.Roy K., Prasad S. C. Low Power CMOS VLSI Circuit Design. New York, 2000.Roy K., Prasad S. C. Low Power CMOS VLSI Circuit Design. New York, 2000.Power Compiler. Automatic Power Management within Galaxy™ Implementation Platform: http://pdf.aminer.org/000/285/870/power_compiler_a_gate_level_power_optimization_and_synthesis_system.pdf [Electronic resource]. Date of access: 01.02.2014.Power Compiler. Automatic Power Management within Galaxy™ Implementation Platform: http://pdf.aminer.org/000/285/870/power_compiler_a_gate_level_power_optimization_and_synthesis_system.pdf [Electronic resource]. Date of access: 01.02.2014.Черемисинова Л. Д. // Информац. технологии. 2010. № 8. С. 27–35.Черемисинова Л. Д. // Информац. технологии. 2010. № 8. С. 27–35.Najm F. N. A. // IEEE Trans. on VLSI. 1994. N 12. P. 446–455.Najm F. N. A. // IEEE Trans. on VLSI. 1994. N 12. P. 446–455.Pedram M. Power // ACM Trans. Design Automation Electronic Systems. 1996. Vol. 1. P. 3–56.Pedram M. Power // ACM Trans. Design Automation Electronic Systems. 1996. Vol. 1. P. 3–56.Лукошко Г., Коннов Е. // Радиолюбитель. 1997. № 9. С. 39–40.Лукошко Г., Коннов Е. // Радиолюбитель. 1997. № 9. С. 39–40.Rudell R. Logic Synthesis for VLSI Design // MemorandumNo. UCB/ERL M89/49, Electronics Research Laboratory, College of Engeneering, University of California, Berceley, CA 94720. 1989.Rudell R. Logic Synthesis for VLSI Design // MemorandumNo. UCB/ERL M89/49, Electronics Research Laboratory, College of Engeneering, University of California, Berceley, CA 94720. 1989.Detjens E. et al. // Proc. IEEE Int. Conf. on CAD (ICCAD). 1987. P. 116–119.Detjens E. et al. // Proc. IEEE Int. Conf. on CAD (ICCAD). 1987. P. 116–119.Sentovich E. M. et al. SIS: A System for Sequential Circuit Synthesis // University of California, Berkeley, Technical Report No. UCB/ERL M92/41 [Electronic resource]. 1992. Mode of access: http://www.eecs.berkeley.edu/Pubs/TechRpts/1992/ ERL-92-41.pdf. Date of access: 25.02.2015.Sentovich E. M. et al. SIS: A System for Sequential Circuit Synthesis // University of California, Berkeley, Technical Report No. UCB/ERL M92/41 [Electronic resource]. 1992. Mode of access: http://www.eecs.berkeley.edu/Pubs/TechRpts/1992/ ERL-92-41.pdf. Date of access: 25.02.2015.Черемисинов Д. И., Черемисинова Л. Д. // Информац. технологии. 2011. № 5. С. 17–23.Черемисинов Д. И., Черемисинова Л. Д. // Информац. технологии. 2011. № 5. С. 17–23.Brayton R. K., Hachtel G. D., McMullen C., Sangiovanni-Vincentelli A. L. Logic minimization algorithms for VLSI synthesis. Boston, 1984.Brayton R. K., Hachtel G. D., McMullen C., Sangiovanni-Vincentelli A. L. Logic minimization algorithms for VLSI synthesis. Boston, 1984.Brayton R. K., Rudell R., Sangiovanni-Vincentelli A. L. et al. // IEEE Trans. on Computer-Aided Design. 1989. Vol. CAD-6, N 6. P. 1062–1081.Brayton R. K., Rudell R., Sangiovanni-Vincentelli A. L. et al. // IEEE Trans. on Computer-Aided Design. 1989. Vol. CAD-6, N 6. P. 1062–1081.Keutzer K. // Proc. 24th ACM/IEEE Design Automation Conf. 1987. P. 341–347.Keutzer K. // Proc. 24th ACM/IEEE Design Automation Conf. 1987. P. 341–347.Бибило П. Н., Лицкевич В. Г. // Микроэлектроника. 2002. № 1. С. 66–77.Бибило П. Н., Лицкевич В. Г. // Микроэлектроника. 2002. № 1. С. 66–77.Mailhot F., De Mitcheli G. // IEEE Trans. on Computer-Aided Design of Integr. Circ. and Systems. 1993. Vol. 12, N 5. P. 599–620.Mailhot F., De Mitcheli G. // IEEE Trans. on Computer-Aided Design of Integr. Circ. and Systems. 1993. Vol. 12, N 5. P. 599–620.Stok. L., Tiwari V. // Logic Synthesis and Verification. Boston; Dardrecht; London, 2002. P. 115–140.Stok. L., Tiwari V. // Logic Synthesis and Verification. Boston; Dardrecht; London, 2002. P. 115–140.Черемисинова Л. Д. Синтез и оптимизация комбинационных структур СБИС. Минск, 2007.Черемисинова Л. Д. Синтез и оптимизация комбинационных структур СБИС. Минск, 2007.Черемисинова Л. Д. // Информатика. 2010. № 4. С. 112–122.Черемисинова Л. Д. // Информатика. 2010. № 4. С. 112–122.Черемисинова Л. Д., Кириенко Н. А. // Информац. технологии. 2013. № 3. C. 8–14.Черемисинова Л. Д., Кириенко Н. А. // Информац. технологии. 2013. № 3. C. 8–14.Berkeley PLA test set [Electronic resource]. Mode of access: http://www1.cs.columbia.edu/~cs6861/sis/espressoexamples. Date of access: 25.02.2015.Berkeley PLA test set [Electronic resource]. Mode of access: http://www1.cs.columbia.edu/~cs6861/sis/espressoexamples. Date of access: 25.02.2015.Бибило П. Н., Черемисинова Л. Д., Кардаш С. Н. и др. // Программная инженерия. 2013. № 8. С. 35–41.Бибило П. Н., Черемисинова Л. Д., Кардаш С. Н. и др. // Программная инженерия. 2013. № 8. С. 35–41.

The authors declare that there are no conflicts of interest present.